저는 현재 건동홍 라인 전자과, 학점은 4.1/4.5 이고, 특별한 스펙은 없고, 3-2 집적회로 수업에서 cadence virtuoso를 이용해 DFF, COUNTER의 schematic, layout을 설계하고 simulation을 하면서 delay와 주파수를 구해보았는데요, 학부생이라면 요즘 이정도는 다 해본다고 들었어요.. 그래서 이번 4-1 학기에 학교에서 하는 회로설계 프로젝트 수업 3개 중에서 좀 더 경쟁력있고 무기가 될만한 방향으로 고르고 싶은데, 추천해주시면 감사하겠습니다 ! 1. LNA, Mixer, Oscillator, Power Amplifier (PA) 회로를 배우고 virtuoso로 설계하는 RFIC중심 수업 2. verilog를 이용한 FPGA 자유주제 프로젝트 3. Cadence Virtuoso/ Spectre를 이용한 PLL/DLL/DCC 설계 디지털/아날로그 결정도 못했지만, 학부 수준이라면 경계없이 고루 경험해도 좋다고 들었습니다..

안녕하세요, 회로설계 멘토 삼코치 입니다:) 질문자분 상황을 보면 건동홍 전자과에 학점 4.1/4.5이면 기본기는 충분히 갖춰진 상태이고, Cadence Virtuoso로 DFF, Counter를 schematic부터 layout, simulation까지 해보셨다면 이미 회로설계 직무 지원 기준에서는 출발선 위에 올라와 계신 상태입니다. 다만 말씀하신 것처럼 요즘 학부 IC 수업에서 이 정도는 흔한 경험이라서, “차별화”가 핵심입니다. 먼저 삼성전자 회로설계 직무를 기준으로 현실적인 이야기를 드리겠습니다. 삼성전자 DS 부문의 회로설계는 크게 보면 Memory 설계, Logic 설계, Custom 회로설계, Analog/RF, Interface 회로, PLL/IO 설계 등으로 나뉘는데, 실제 채용에서 선호되는 키워드는 “트랜지스터 레벨 이해”, “PVT corner 고려”, “layout parasitic 반영한 post-sim 경험”, “수율과 변동성에 대한 감각”입니다. 단순히 블록을 만들었다가 아니라, 왜 그렇게 설계했는지를 설명할 수 있어야 합니다. 이제 선택지 세 가지를 현실적으로 분석해보겠습니다. 첫 번째 RFIC 수업입니다. LNA, Mixer, Oscillator, PA를 설계하는 과정은 아날로그 설계 중에서도 난이도가 높은 영역입니다. 예를 들어 LNA를 설계한다고 하면 단순히 이득을 키우는 게 아니라, Noise Figure를 최소화하면서 입력 매칭을 맞춰야 합니다. 공통 소스 증폭기에서 gm을 키우면 이득은 A_v ≈ gm * R_load 로 증가하지만, 전류 증가로 소비전력이 커지고, input matching을 위해서는 Z_in ≈ 1/gm 조건을 맞춰야 하는 상황이 나옵니다. 실제로 50 ohm 매칭을 하려면 gm ≈ 1/50 = 20 mS 정도가 필요하고, 이는 Id 증가로 이어집니다. 이런 trade-off를 설계 보고서에서 설명할 수 있다면 강한 무기가 됩니다. 다만 RFIC는 삼성전자 내에서도 특정 조직 위주이고, 채용 TO가 넓은 분야는 아닙니다. 그리고 학부 프로젝트 수준에서는 S-parameter, NF, IP3 정도를 찍어보는 수준에서 끝나는 경우가 많아, 깊이 있는 차별화가 되려면 교수님 지도 수준이 중요합니다. 두 번째 FPGA Verilog 프로젝트입니다. 이건 디지털 설계 직무를 노린다면 괜찮습니다. 하지만 “자유주제”라는 점이 리스크입니다. 예를 들어 단순한 게임 구현, UART 통신 정도로 끝나면 큰 차별화는 어렵습니다. 대신 DDR controller 일부를 직접 FSM으로 설계하고 timing constraint를 잡아서 setup/hold violation을 잡아봤다거나, multi-clock domain에서 CDC 처리를 하고 metastability 대응을 설계해봤다면 이야기가 달라집니다. 예를 들어 setup 조건은 T_clk > T_cq + T_comb + T_setup 이어야 하는데, 실제 STA 툴에서 worst case corner에서 violation이 나서 pipeline stage를 추가해 해결했다는 식의 경험은 실무에 가깝습니다. 하지만 이 수업이 단순 구현 중심이면, 삼성전자 “회로설계”보다는 “디지털 설계/RTL” 쪽에 가까워집니다. 세 번째 PLL/DLL/DCC 설계는 개인적으로 질문자분 상황에서 가장 전략적으로 좋아 보입니다. 이유는 세 가지입니다. 첫째, PLL은 아날로그와 디지털이 섞인 mixed-signal의 대표 블록입니다. 둘째, 삼성전자 메모리/SoC 어디를 가든 PLL은 필수 블록입니다. 셋째, 설계 난이도가 높아서 학부 수준에서도 차별화가 가능합니다. 예를 들어 Charge Pump PLL을 설계한다고 하면, VCO gain Kvco, Charge pump current Icp, Loop filter의 R, C 값으로 loop bandwidth와 phase margin을 조절합니다. 간단히 2차 시스템으로 보면, natural frequency는 wn ≈ sqrt((Icp * Kvco)/(N * C * Vctrl_swing)) 형태로 결정됩니다. 여기서 N은 division ratio입니다. 질문자분이 단순히 lock이 됐다 수준이 아니라, phase margin 60 deg 맞추기 위해 R 값을 조정했고, PVT corner에서 lock time이 20 us에서 35 us로 증가하는 걸 확인하고 compensation을 수정했다는 식으로 설명할 수 있다면, 이는 실무자 입장에서 “이 친구는 루프를 이해하고 있구나”라는 신호가 됩니다. 실무 예를 하나 더 들어보겠습니다. 삼성전자 메모리 IO 설계에서는 고속 동작을 위해 DLL이나 DCC를 사용합니다. 예를 들어 DCC에서 duty cycle error가 55:45로 나오면 eye margin이 줄어듭니다. 그래서 delay cell mismatch, PVT variation을 고려해 calibration loop를 추가합니다. 질문자분이 Monte Carlo simulation으로 mismatch를 돌려보고, sigma가 3%일 때 duty error가 어떻게 분포하는지 분석했다면, 그건 단순 과제가 아니라 “양산 관점 감각”까지 보여주는 사례가 됩니다. 질문자분이 디지털/아날로그 결정을 못 했다고 하셨는데, 사실 학부 4학년이면 완전히 나눌 필요는 없습니다. 오히려 PLL 수업은 두 세계의 경계에 있어서 방향성을 잡는 데 도움이 됩니다. 해보고 나서 “나는 transistor sizing이 재밌다” 혹은 “FSM 설계가 더 재밌다”가 명확해질 가능성이 높습니다. 마치 운동을 직접 해보기 전에는 축구가 맞는지 농구가 맞는지 모르는 것과 비슷합니다. 정리하면, RFIC는 특정 분야에 깊게 들어가는 선택이고, FPGA는 디지털 RTL 중심, PLL/DLL은 삼성전자 회로설계 직무와 가장 연결성이 높고 범용성이 있습니다. 개인적으로는 세 번째를 1순위로, 그 다음은 본인이 디지털을 확실히 가고 싶다면 두 번째, RF에 강한 관심이 있다면 첫 번째를 추천드립니다. 더 자세한 회로설계 컨텐츠를 원하신다면 아래 링크 확인해주세요 :) https://linktr.ee/circuit_mentor2026-05-07T01:42:22.555Z

회로설계 4학년 프로젝트 선정

답변 9

회로설계 멘토 삼코치삼성전자
코부사장 ∙ 채택률 81% ∙
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일치
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안녕하세요, 회로설계 멘토 삼코치 입니다:) 질문자분 상황을 보면 건동홍 전자과에 학점 4.1/4.5이면 기본기는 충분히 갖춰진 상태이고, Cadence Virtuoso로 DFF, Counter를 schematic부터 layout, simulation까지 해보셨다면 이미 회로설계 직무 지원 기준에서는 출발선 위에 올라와 계신 상태입니다. 다만 말씀하신 것처럼 요즘 학부 IC 수업에서 이 정도는 흔한 경험이라서, “차별화”가 핵심입니다. 먼저 삼성전자 회로설계 직무를 기준으로 현실적인 이야기를 드리겠습니다. 삼성전자 DS 부문의 회로설계는 크게 보면 Memory 설계, Logic 설계, Custom 회로설계, Analog/RF, Interface 회로, PLL/IO 설계 등으로 나뉘는데, 실제 채용에서 선호되는 키워드는 “트랜지스터 레벨 이해”, “PVT corner 고려”, “layout parasitic 반영한 post-sim 경험”, “수율과 변동성에 대한 감각”입니다. 단순히 블록을 만들었다가 아니라, 왜 그렇게 설계했는지를 설명할 수 있어야 합니다. 이제 선택지 세 가지를 현실적으로 분석해보겠습니다. 첫 번째 RFIC 수업입니다. LNA, Mixer, Oscillator, PA를 설계하는 과정은 아날로그 설계 중에서도 난이도가 높은 영역입니다. 예를 들어 LNA를 설계한다고 하면 단순히 이득을 키우는 게 아니라, Noise Figure를 최소화하면서 입력 매칭을 맞춰야 합니다. 공통 소스 증폭기에서 gm을 키우면 이득은 A_v ≈ gm * R_load 로 증가하지만, 전류 증가로 소비전력이 커지고, input matching을 위해서는 Z_in ≈ 1/gm 조건을 맞춰야 하는 상황이 나옵니다. 실제로 50 ohm 매칭을 하려면 gm ≈ 1/50 = 20 mS 정도가 필요하고, 이는 Id 증가로 이어집니다. 이런 trade-off를 설계 보고서에서 설명할 수 있다면 강한 무기가 됩니다. 다만 RFIC는 삼성전자 내에서도 특정 조직 위주이고, 채용 TO가 넓은 분야는 아닙니다. 그리고 학부 프로젝트 수준에서는 S-parameter, NF, IP3 정도를 찍어보는 수준에서 끝나는 경우가 많아, 깊이 있는 차별화가 되려면 교수님 지도 수준이 중요합니다. 두 번째 FPGA Verilog 프로젝트입니다. 이건 디지털 설계 직무를 노린다면 괜찮습니다. 하지만 “자유주제”라는 점이 리스크입니다. 예를 들어 단순한 게임 구현, UART 통신 정도로 끝나면 큰 차별화는 어렵습니다. 대신 DDR controller 일부를 직접 FSM으로 설계하고 timing constraint를 잡아서 setup/hold violation을 잡아봤다거나, multi-clock domain에서 CDC 처리를 하고 metastability 대응을 설계해봤다면 이야기가 달라집니다. 예를 들어 setup 조건은 T_clk > T_cq + T_comb + T_setup 이어야 하는데, 실제 STA 툴에서 worst case corner에서 violation이 나서 pipeline stage를 추가해 해결했다는 식의 경험은 실무에 가깝습니다. 하지만 이 수업이 단순 구현 중심이면, 삼성전자 “회로설계”보다는 “디지털 설계/RTL” 쪽에 가까워집니다. 세 번째 PLL/DLL/DCC 설계는 개인적으로 질문자분 상황에서 가장 전략적으로 좋아 보입니다. 이유는 세 가지입니다. 첫째, PLL은 아날로그와 디지털이 섞인 mixed-signal의 대표 블록입니다. 둘째, 삼성전자 메모리/SoC 어디를 가든 PLL은 필수 블록입니다. 셋째, 설계 난이도가 높아서 학부 수준에서도 차별화가 가능합니다. 예를 들어 Charge Pump PLL을 설계한다고 하면, VCO gain Kvco, Charge pump current Icp, Loop filter의 R, C 값으로 loop bandwidth와 phase margin을 조절합니다. 간단히 2차 시스템으로 보면, natural frequency는 wn ≈ sqrt((Icp * Kvco)/(N * C * Vctrl_swing)) 형태로 결정됩니다. 여기서 N은 division ratio입니다. 질문자분이 단순히 lock이 됐다 수준이 아니라, phase margin 60 deg 맞추기 위해 R 값을 조정했고, PVT corner에서 lock time이 20 us에서 35 us로 증가하는 걸 확인하고 compensation을 수정했다는 식으로 설명할 수 있다면, 이는 실무자 입장에서 “이 친구는 루프를 이해하고 있구나”라는 신호가 됩니다. 실무 예를 하나 더 들어보겠습니다. 삼성전자 메모리 IO 설계에서는 고속 동작을 위해 DLL이나 DCC를 사용합니다. 예를 들어 DCC에서 duty cycle error가 55:45로 나오면 eye margin이 줄어듭니다. 그래서 delay cell mismatch, PVT variation을 고려해 calibration loop를 추가합니다. 질문자분이 Monte Carlo simulation으로 mismatch를 돌려보고, sigma가 3%일 때 duty error가 어떻게 분포하는지 분석했다면, 그건 단순 과제가 아니라 “양산 관점 감각”까지 보여주는 사례가 됩니다. 질문자분이 디지털/아날로그 결정을 못 했다고 하셨는데, 사실 학부 4학년이면 완전히 나눌 필요는 없습니다. 오히려 PLL 수업은 두 세계의 경계에 있어서 방향성을 잡는 데 도움이 됩니다. 해보고 나서 “나는 transistor sizing이 재밌다” 혹은 “FSM 설계가 더 재밌다”가 명확해질 가능성이 높습니다. 마치 운동을 직접 해보기 전에는 축구가 맞는지 농구가 맞는지 모르는 것과 비슷합니다. 정리하면, RFIC는 특정 분야에 깊게 들어가는 선택이고, FPGA는 디지털 RTL 중심, PLL/DLL은 삼성전자 회로설계 직무와 가장 연결성이 높고 범용성이 있습니다. 개인적으로는 세 번째를 1순위로, 그 다음은 본인이 디지털을 확실히 가고 싶다면 두 번째, RF에 강한 관심이 있다면 첫 번째를 추천드립니다. 더 자세한 회로설계 컨텐츠를 원하신다면 아래 링크 확인해주세요 :) https://linktr.ee/circuit_mentor
2026.02.12
취업 멘토 털보아저씨삼성전자
코상무 ∙ 채택률 66% ∙
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일치
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안녕하세요. 반도체 취업 멘토 털보아저씨입니다. 삼성전자 메모리 또는 SK하이닉스가 목표이시면 2번 또는 3번 프로젝트를 추천 드리고 싶습니다.
2026.02.10
P
PRO액티브현대트랜시스
코상무 ∙ 채택률 100%
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먼저 채택한번 꼭 부탁드립니다!! 지금 스펙이면 “다 해본 수준”에서 한 단계만 올라가면 바로 무기가 됩니다. 경쟁력 기준으로 보면 3 > 1 > 2 순을 추천해요. 3번 PLL/DLL/DCC는 클록·타이밍이라는 디지털·아날로그 공통 핵심이라 메모리·파운드리·SoC 어디서나 통합니다. 학부생 중 실제로 안정화·지터·락킹까지 고민해본 경험은 많지 않습니다. 1번 RFIC는 분명 멋있지만 공정·파라미터 민감도가 높아 연구직 지향에 더 가깝고, 취업 직결성은 상대적으로 좁습니다. 2번 FPGA는 기본기는 되지만 “차별화”는 어렵습니다. 디지털/아날로그를 고민 중이라면 3번이 가장 안전하면서도 강한 선택입니다.
2026.02.10
프로답변러YTN
코부사장 ∙ 채택률 86%
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멘티님 아직 진로를 정하지 못하셨다면 가장 기술적 난이도가 높고 현업 수요가 끊이지 않는 3번 PLL 설계를 선택하세요. 학부생 수준에서 PLL의 피드백 루프를 이해하고 락킹 타임과 지터 특성까지 분석해 본 경험은 단순한 로직 설계를 넘어선 압도적인 기술 면접 무기가 됩니다. 1번 RF는 수요가 한정적이고 2번 FPGA는 독학으로도 접근이 가능하니 수업을 통해서만 깊이 있게 배울 수 있는 아날로그의 꽃인 PLL 프로젝트로 확실한 변별력을 만드세요. 채택부탁드리며 파이팅입니다!
2026.02.10
Top_TierHD현대건설기계
코사장 ∙ 채택률 95%
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학사로 지원시에는 지원하는 직무와 핏한 경험이 아니라도, 잠재역량을 보여주는 것만으로도 어필요소가 됩니다. 그리고 결과물의 수준이 높다면 그 것이 역량에 대한 객관적인 증빙도 되어 분명 도움이 되는 사항이라 팩트 그대로 전달을 하시면 되기 때문에 어떤 프로젝트도 상관이 없습니다. 멘티분이 가장 성과를 잘 낼 수 있는 것을 택하시길 바랍니다.
2026.02.10
d
dev.jelly삼성전자
코상무 ∙ 채택률 49% ∙
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1번은 너무 지엽적인 주제이므로 2번 3번이 더 좋을 것 같습니다
2026.02.10
전문상담HL 디앤아이한라
코이사 ∙ 채택률 63%
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성실한 학점과 기존의 Virtuoso 경험을 고려할 때, 취업 시장에서 가장 강력한 무기가 될 선택지를 핵심만 짚어드릴게요. 추천 1순위: 3번 (PLL / DLL / DCC 설계) 가장 추천합니다. 아날로그와 디지털이 만나는 Mixed-Signal 영역의 핵심 회로입니다. 단순히 소자를 배치하는 수준을 넘어, 시스템의 피드백 루프를 이해하고 설계했다는 점은 학부생 수준에서 최고의 변별력을 가집니다. 특히 메모리(삼성, 하이닉스)나 시스템 반도체 설계 직무에서 가장 선호하는 포트폴리오입니다. 추천 2순위: 1번 (RFIC 설계) 회로 설계의 끝판왕인 RF(무선주파수) 영역입니다. LNA, PA 등은 임피던스 매칭과 고주파 특성 해석 능력이 필수라 진입장벽이 매우 높습니다. 남들이 어려워하는 분야를 해냈다는 '전공 역량'을 어필하기에 최적이며, 통신 칩 설계 분야로 나간다면 독보적인 강점이 됩니다. 추천 3순위: 2번 (FPGA 프로젝트) 디지털 설계(RTL)나 검증(Verification) 직무로 방향을 확실히 틀 때 유용합니다. 하지만 이미 Virtuoso를 다뤄본 경험이 있고 아날로그 쪽 커리어를 고민 중이라면, 1번이나 3번을 통해 '설계의 깊이'를 보여주는 것이 전략적으로 더 유리합니다. 결론 요약 가장 강력한 임팩트를 원하신다면 **3번(PLL/DLL)**을 선택하세요. 기존에 하셨던 DFF, Counter 경험을 블록으로 활용하면서 시스템 설계 능력을 보여주기에 가장 매끄러운 흐름입니다.
2026.02.10
3
3분커리er삼성전자
코이사 ∙ 채택률 50% ∙
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일치
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취업을 위해서라면 저라면 3번을 고를 듯 합니다 모든 반도체 설계에서 적용될 수 있는 경력일듯 싶습니다 학부수준이라면 다른 경험들도 충분히 도움되는 공학적 경험이 되실 것 같습니다 취업 건승 기원드립니다
2026.02.10
탁
탁기사삼성전자
코사장 ∙ 채택률 78% ∙
회사
일치
채택된 답변
학부수준이시면 아날로그보다도 디지털 회로 verification 검증 쪾을 추천드립니다. 따라서 베릴로그를 활용한 FPGA가 좋다고 보고 나머지 주제도 괜찮은데 1번은 power analog쪽이라 석사분들도 많습니다. 그리고 성과급이나 전망을 봐서도 메모리가 훨 좋기 때문에 메모리 회로설계 지원하시면서 검증 디지털 쪽으로 추천하며, 2나 3을 추천드립니다. 1은 LSI쪽이라,, LSI는 박봉입니다 ㅜ 일은 많고,, 급여는 적고,,,, 다양하게 해보는것도 좋지만 2, 3 같이해볼수있음 더 좋구요 ㅎㅎ
2026.02.09
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반도체
설계팀
대기업 반도체 산업으로 취업하기 위해선, 직관적 해석능력과 사고력이 필요합니다. 핵심 역량과 배운 지식을 취업에 활용하고 싶다면 국비지원 강의를 추천합니다.